作用於金屬層之積體電路設計變更最佳化

張華宇

doi:10.6342/NTU.2014.01210

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作用於金属层之积体电路设计变更最佳化

Metal-Only Engineering Change Order Optimization for Integrated Circuit Design

张华宇 , 博士　　导师：张耀文　　

英文 DOI： 10.6342/NTU.2014.01210

实体设计；设计变更；时序修正；技术映射；阵列元件； Physical design ； Engineering change order ； Timing fixing ； Technology mapping ； Gate array

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摘要 │ 参考文献 (49) │ 国际计量

摘要〈TOP〉

随着积体电路晶片设计复杂度的急剧增加,某些重要的规格变更或极难侦测 的设计缺陷几乎是不可避免的在设计阶段的晚期才被提出或发现。因此只需修订 金属层光罩之电路设计变更在工业界的设计流程中被广泛的使用。这些设计变更 可以是修正设计缺陷或是更改产品规格的功能性设计变更或者是收敛时序与最 佳化的时序设计变更。另外,为了让此作用於金属层的设计变更可以实行,会在 摆置与绕线阶段的前期便事先将备用元件事先散置在整个设计中。传统上利用标 准元件作为备用元件。然而,这些标准备用元件会被它们事先决定好的数量、摆 放位置以及功能所限制。於是,一种名为可配置金属层阵列之备用元件被发展出 来以克服标准备用元件先天的限制,并使得作用於金属层的设计变更的实用性更 加增强。为了在很短的周转时间内补救晚期所发现的设计缺陷并且减轻产品上市 时机的压力,作用於金属层的设计变更已经在当代电路晶片设计流程中变成一个 相当流行并普遍的步骤。
本篇论文中,我们针对作用於金属层之设计变更提出了一个完整的解决方 法。首先,针对使用标准备用元件的设计变更:一、我们提出了一个以稳定配对 为基础的功能性金属层设计变更合成器。此合成器可在不牺牲时序与可绕度的状 况下解决备用元件的资源竞争问题。二、在时序设计变更上,和前人使用元件延迟和负松弛为量测基础不同,我们提出藉由考虑路径平滑度来量测时序关键性, 并使用贝兹曲线当作量测的黄金曲线。我们进一步将违反时序路径分割成各自独 立的线段,并导出了传播性质使得可以同时间修正多条违反时序路径。三、我们 发现将功能性设计变更与时序设计变更分别处理可能会导致无法修正所有违反 的时序。因此,我们提出了文献中第一个同时考虑功能性与时序的设计变更方 法。我们提出增广的二分图来作为两种设计变更的模型。
另一方面,我们提出了一个新的设计变更问题—利用可配置金属层阵列备用 元件之设计变更。首先,我们探讨这个新问题的特性,并提出了一个新的量测此 阵列备用元件的功能弹性的度量—活跃度。接着我们发展了两个新的设计变更最 佳化的演算法。一、在时序设计变更方面,为了完全利用此阵列备用元件的特性, 我们同时考虑活跃度、可绕度以及满足时序要求。之後,我们利用反覆的混合型 整数线性规划来解决此时序变更的问题。二、针对功能性设计变更,我们发现这 个新的功能性设计变更问题在选择备用元件上有着在逻辑上与实体上动态变化 花费的天性。与现有的功能性设计变更的研究不同,我们从阵列备用元件往设计 变更补钉方向实行反向的技术映射。之後,我们设计了备用元件关系图来记录阵 列备用元件在几何上的相邻关系,并且在此关系图与设计变更补钉所形成的逻辑 网路交互切换以控管动态花费并完成设计变更最佳化。

并列摘要〈TOP〉

As the design complexity grows dramatically, late design changes are nearly in- evitable to handle specification modifications and/or rectify design errors. Metal- only engineering change order (ECO), which revises only metal layers to realize incremental design changes, is widely used in the industrial design flow. These in- cremental changes can be functional ECO, dedicated for functional rectification or specification modification, or timing ECO, dedicated for timing closure and opti- mization. In addition, to facilitate metal-only ECO, (redundant) spare cells are inserted at the early placement and routing stage. Conventionally, standard cells are regarded as spare cells. Nevertheless, these pre-inserted standard spare cells are limited by their pre-determined quantity, functionality, and locations. To overcome the inflexibility of standard cells, metal-configurable gate-array spare cells are de- veloped, and thus further enhance the practicality of metal-only ECO. To sum up, metal-only ECO becomes prevalent in the modern IC design flow to remedy late- found failures in a short turn-around time and reduce the time-to-market pressure.
In this dissertation, we propose a comprehensive solution for metal-only ECO. First, for metal-only ECO using standard spare cells: 1) We propose a stable match- ing based functional metal-only ECO synthesizer that can resolve spare cell com- petition and does not sacrifice timing and routability. 2) Different from negative slack and gate delay used in most prior work, we propose a new metric of timing criticality, fixability, by considering the smoothness of timing violating paths, and using the B ́ezier curve as the golden path to measure the smoothness of a path. Furthermore, in order to concurrently fix timing violations, we derive a propagation property to divide violating paths into independent segments. 3) We observe that separating functional and timing ECO may fail to fix all timing violations. Con- sequently, we present the first work to perform simultaneous functional and timing ECO. We use an augmented bipartite graph to model both types of ECO.
Second, we address a new problem of ECO optimization using metal-configurable gate-array spare cells. We first study the properties of this new ECO problem, pro- pose a new cost metric, aliveness, to model the capability of a spare gate array, and then develop two ECO optimization algorithms—functional ECO and timing ECO using metal-configurable gate-array spare cells. 1) For the new timing ECO, we con- sider aliveness, routability, and timing satisfaction in our framework to fully utilize the capability of spare arrays. Then, we resort to iterative mixed integer linear pro- gramming (MILP) in our timing ECO framework, where a set of independent and small MILPs are computed. 2) For the new functional ECO, we observe that this functional ECO problem has the nature of dynamic logical and physical costs for selecting spare gate arrays. Unlike existing functional ECO works, which perform technology mapping based on ECO patches, we perform reverse mapping from spare gate arrays to handle these dynamic costs. Then, we devise a spare array relation graph to record geometrical adjacency among spare gate arrays and interleave with the AIG network of ECO patches.

参考文献 ( 49 ) 〈TOP〉

[1] ABC: A System for Sequential Synthesis and Verification, Release 70930, 2012. http://www.eecs.berkeley.edu/a ̃lanmi/abc/.
连结：
[4] International Technology Roadmap for Semiconductors (ITRS) 2013. http://www.itrs.net/.
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[6] LEF/DEF Exchange Format: Reference Documentation Plus Parser. http://www.si2.org/openeda.si2.org/projects/lefdef.
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[8] A. Balasinkski. Optimization of sub-100-nm designs for mask cost reduction. J. Microlithogr., Microfab., Microsyst., 3(2):322–331, Apr 2004.
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[9] R. H. Bartels, J. C. Beatty, and B. A. Barsky. An Introduction to Splines for Use in Computer Graphics and Geometric Modeling. Morgan Kaufmann, 1998.
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