考量矽穿孔數目之三維系統晶片的包裝鍊最佳化

吳宇益

doi:10.6840/cycu201800039

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考量矽穿孔数目之三维系统晶片的包装链最佳化

TSV-Aware Wrapper Chain Optimization for Three-Dimensional SoCs

吴宇益 , 硕士　　导师：黄世旭　　

繁体中文 DOI： 10.6840/cycu201800039

三维系统晶片；矽穿孔；测试时间；包装介面；包装链； 3D SoC, Through Silicon Vias ； Test Time ； Wrapper ； Wrapper Chain

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摘要 │ 参考文献 (28) │ 国际计量

摘要〈TOP〉

并列摘要〈TOP〉

A system-on-Chip (SoC) design consists of many embedded cores. In order to test these embedded cores, modular wrapper design needs to connect scan elements to form test wrapper chains. Since the longest test wrapper chain affects the test time, how to balance these wrapper chains is an important topic. As the feature size continues to shrink, the wire length has become a serious concern. Three-dimensional integrated circuits (3D ICs) provides a promising solution, but it also brings a challenge in modular wrapper design. Since scan elements in a 3D IC spans multiple layers, we not only need to balance these wrapper chains but also need to reduce the number of through-silicon-vias (TSV) usages. However, previous work only uses a post-processing approach to reduce the TSV count. As a result, the previous work often leads to a large TSV count. Based on that observation, in this paper, we propose a two-stage algorithm for test wrapper chain optimization. Different from the previous work, our objective is to minimize the test time under the given TSV number constraint.

参考文献 ( 28 ) 〈TOP〉

[2] V. Iyengar, K. Chakrabarty and E. J. Marinissen, “Test Wrapper and Test Access Mechanism Co-optimization for System-on-chip”, Proc. of IEEE International Test Conference, pp. 1023-1032, 2001.
连结：
[3] E. J. Marinissen, et al., “Wrapper Design for Embedded Core Test”, Proc. of IEEE International Test Conference, pp. 911-920, 2000.
连结：
[4] D. Libao, B. Xiaolong, J. Chengyu and L. Yunchao, “Re-Optimization Algorithm for Wrapper Scan Chains Balance Based on Twice-Assigned Method Using Dynamic Adjustment and Mean Value”, Proc. of International Conference on Instrumentation and Measurement, Computer, Communication and Control, pp. 609-614, 2015.
连结：
[5] B. Noia, K. Chakrabarty and Y. Xie, “Test-wrapper Optimization for Embedded Cores in TSV-based Three-Dimensional SOCs”, Proc. of IEEE International Conference on Computer Design, pp. 70-77, 2009.
连结：
[6] Y. Cheng, L. Zhang, Y. Han, J. Liu and X. Li, “Wrapper Chain Design for Testing TSVs Minimization in Circuit-Partitioned 3D SoC”, Proc. of IEEE Asian Test Symposium, pp. 181-186, 2011.
连结：

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