一個帶有冗餘位元每次轉換兩位元的逐漸逼近式類比數位轉換器設計

吳宗翰

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一个带有冗余位元每次转换两位元的逐渐逼近式类比数位转换器设计

Design of a Two-bit/Step 9-bit SAR ADC with Redundant Bits

吴宗翰 , 硕士　　导师：洪浩乔　　

繁体中文

逐渐逼近式类比数位转换器；每次转换两位元；参考电压产生；冗余位； SAR ADC ； 2b / cycle ； reference voltage ； redundant bit

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摘要 │ 参考文献 (60) │ 国际计量

摘要〈TOP〉

并列摘要〈TOP〉

The speed of SAR ADC is limited by settling time of MSB capacitor and number of converting cycle. This thesis implemented a two-bit/step algorithm for fully differential SAR ADC, and reduce over 50% settling
time of MSB capacitor. We use redundant bits to self- tolerate the mistake of settling. Since one of SAR ADC’s advantage is low power consumption, we design a reference voltage generator without component which cost lots of
power to fit the two-bit/step architecture. To avoid the need of inputting a high-frequency clock externally, the asynchronous clock is used.
We design a 9-bit SAR ADC. and the behavior model shows that it could achieve 9.18b ENOB. The circuit simulation results achieve 52.84dB SNDR, 8.48b ENOB. In the least delay case, the results achieve 48.93dB SNDR, 7.84b ENOB. The measurement results achieve 44.72dB SNDR and 7.14b ENOB, It consumes current of 1.05mA(analog part) and 0.28mA(digital part) at 1.8V supply voltage with the longest delay time in 10MS/s. And achieve 46.65dB SNDR and 7.46b ENOB, It consumes current of 1.05mA(analog part) and 0.97mA(digital part) in 35MS/s with the shortest delay time.

参考文献 ( 60 ) 〈TOP〉

[1] Z. Cao, S. Yan, and Y. Li, “A 32mW 1.25 GS/s 6b 2b/step SAR ADC
连结：
in 0.13 m CMOS,” IEEE J. Solid-State Circuits, vol. 44, no. 3, pp. 862–873, Mar. 2009.
连结：
[2] Y.-C. Lien, “A 4.5-mW 8-b 750-MS/s 2-b/step asynchronous subranged
连结：
1 GS/s 7.2 mW nonbinary 2 b/cycle SAR ADC with register-to-DAC direct control,” in Proc. IEEE Custom Integrated Circuits Conf. (CICC), 2012, pp. 1–4.
连结：
[4] J. Gao, G. Li, L. Huang and Q. Li, "An Amplifier-Free Pipeline-SAR ADC
连结：

国际计量

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