時間落差消除以實現低電壓處理器中高能源效率之晶片內建記憶體

王柏皓

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时间落差消除以实现低电压处理器中高能源效率之晶片内建记忆体

Reducing Timing Discrepancy for Energy-Efficient On-Chip Memory Architectures with Low Voltage Processors

王柏皓 , 博士　　导师：陈添福　　

英文

低电压处理器；错误容忍快取记忆体；降低时序差异； Low-voltage processor ； Fault-tolerant cache ； Timing discrepancy reducing

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摘要 │ 参考文献 (75) │ 国际计量

摘要〈TOP〉

动态电压频率调变(DVFS)是一个现代处理器系统中减少能量(energy)消耗的有效方法。然而，随着电压降低，晶片内建记忆体延迟时间的成长通常较处理器来的快，意味着介於晶片内建记忆体和处理器间的延迟差异将会随着电压降低而加大。这导致了晶片内建记忆体和处理器核心之间的时间落差，并导致了系统效能的下降。此时间落差主要来自於其内部之静态存取记忆体(SRAM)中的少数记忆体单元受到严重的制程变异所影响，并且存取时发生存取时间不足的错误。幸运的是，这些错误可以透过提供足够的存取时间来补救。过去大部分的容错设计通常会牺牲记忆体的容量或是增加存取等待时间，因此这些方法并不适用於像是L1高速快取记忆体或是本地记忆体(local memory)等等对存取时间要高度要求的记忆体。而随着更低的操作电压和更小的制程技术被引入处理器系统，这些导致存取时间不足的慢速记忆体细胞数量也会随之增加。因此，要如何容忍大量存取时间错误并避免大量的效能代价，将成为处理器系统中，一个关键的问题。
为了解决容忍大量存取时间错误的问题，在本文中，我们分析了在现代低压处理器系统中常用的静态随机存取记忆体(SRAM)的特性。然後基於这些观察，针对不同的目的性，提出三种用於晶片内建记忆体的存取时间错误容错技术。
第一个设计是基於8T SRAM的零计数错误检测码（ZC-EDC），此设计可适用於不同记忆体架构设计，例如快取记忆体，本地记忆体或转译後备缓冲区（TLB）。为了达到适用於不同记忆体架构设计的目标，存取时间错误容错设计不容许有记忆体空间上的损失。ZC-EDC使用轻量级错误检测码（'0'计数）动态地检测存取时间错误，这是因为存取时间错误仅会发生在8T SRAM读取资料“0”之时，发现错误後再调整存取时间以容忍存取时间错误。此外，为了进一步提高L1快取记忆体的平均存取时间，我们分析了快取记忆体上的局部效应(locality effect)，并提出了一种对时间感知的LRU策略，以便将常用的资料储存在较快速的记忆体区块上。
第二种设计是交叉比对高速快取记忆体(CM-cache)，此设计着重於增加使用8T SRAM的L1快取记忆体的存取时间错误容忍能力。CM-cache首先基於8T SRAM的特性提出具动态时间校准功能之静态随机存取记忆体（DTC-SRAM），以在处理器运行时检测各快取记忆体区块所需之存取时间。接着，针对DTC-SRAM，我们针对不同的错误容忍程度提出不同的快取记忆体管理策略，这其中包括了位元级的存取时间错误遮罩。该设计可以在系统运行时检测储存值的影响，并调整所需的存取时间。
第三种设计是一种用於L1快取记忆体的Ally cache。透过在多个快取记忆体区块中存储相同的数据，并激发对应的字线(wordline)，可以达到“联合”(ally)高速快取记忆体区块之效果。在记忆体区块联合之後，可以有效的提高快取记忆体的存取速度、实现位元级的存取时间容错，并提供可靠的低电压操作。与上述提出的设计不同，Ally cache并没有利用8T SRAM的特性，因此可以应用於6T、8T和类似的SRAM上。然而，此方法将带来了大量的容量损失和存取上的能量消耗。故我们提出了针对L1快取记忆体之资料联合管理策略来减少Ally cache中不必要的能量开销。

并列摘要〈TOP〉

Dynamic Voltage Frequency Scaling (DVFS) is an effective method for saving energy in modern processor systems. Nevertheless, on-chip memory usually exhibits worse latency degradation than do processor cores in low-operating-voltage modes. This causes a timing discrepancy between on-chip memory and cores that degrades the system performance. The timing discrepancy is primarily caused by severe process variations in slow memory cells and produces access-time faults. Fortunately, these faults can be remedied by providing sufficient access time. Previous fault-tolerant designs usually sacrifice the capacity or increase the access latency to tolerate access-time faults, so these methods are not suitable for the latency-sensitive memories such as level 1 (L1) caches. Besides, the number of slow cells is increased by aggressive voltage decreases and technology node advancement. Therefore, tolerating numerous access-time faults without large latency overhead to reduce the timing discrepancy will become a critical issue gradually.
To address the issue of tolerating numerous access-time faults, in this dissertation, we analyze the characteristic of static random-access memory (SRAM) that is commonly used in modern processor systems. Base on the observation, three access-time-fault tolerance technologies are proposed for on-chip memories with different purposes in this dissertation.
The first design is Zero Counting Error Detection Code (ZC-EDC) that is designed for different memory architectures such as caches, local memories or translation lookaside buffers (TLB) on 8T SRAM. To achieve the target, the proposed access-time-fault tolerance design must have no capacity loss. ZC-EDC use a light-weight error detection code (‘0’ counting) to detect access-time faults dynamically because access-time faults occur only when reading ‘0’ bits on the 8T SRAM, then adapts the access time to tolerate the access-time faults. Besides, to further improve the average memory access time of L1 caches, we analyze the locality effect and propose timing-aware LRU policy to dynamically place hot data on the fast blocks.
The second design is a Cross-Matching cache (CM-cache) that focuses on providing high access-time-fault tolerent ability of L1 caches with 8T SRAM. This design first proposes a Dynamic Timing Calibration 8T SRAM (DTC-SRAM) that dynamically calibrates the read latency of each cache line. Then, we propose three different cache strategies for dealing for different usages which includes a bit-level access-time-fault mask. These designs can detect the influence of the stored value at runtime and adaptively adjusts the access time of the L1 cache with 8T SRAM.
The third design is an Ally cache which is able to “ally” cache lines by storing the same data and triggering multiple corresponding wordlines to achieve cell-level access-time-faults tolerance and perform reliable low-voltage operation. Different from above proposed designs, Ally cache does not utilize the characteristic of 8T SRAM so it can be applied with 6T, 8T and similar SRAM. However, data ally brings large capacity loss and access overhead. We propose a cache management strategy to reduce unnecessary overhead of Ally cache.

参考文献 ( 75 ) 〈TOP〉

[1] C. Wilkerson, H. Gao, et al., "Trading off cache capacity for reliability to enable low voltage operation." in 35th IEEE International Symposium on Computer Architecture, 2008, pp. 203-214.
连结：
[2] A. Ansari, S. Gupta, et al., "Zerehcache: Armoring cache architectures in high defect density technologies." in 42nd Annual IEEE/ACM International Symposium on Microarchitecture, 2009, pp. 100-110.
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[3] A. Ansari, S. Feng, et al., "Archipelago: A polymorphic cache design for enabling robust near-threshold operation." in 17th IEEE International Symposium on High Performance Computer Architecture, 2011, pp. 539-550.
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[4] Z. Chishti, A. R. Alameldeen, et al., "Improving cache lifetime reliability at ultra-low voltages." in 42nd Annual IEEE/ACM International Symposium on Microarchitecture, 2009, pp. 89-99.
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[5] A. R. Alameldeen, I. Wagner, et al., "Energy-efficient cache design using variable-strength error-correcting codes." in ACM SIGARCH Computer Architecture News, 2011, pp. 461-472.
连结：

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