功率消耗與測試墊限制下之三維積體電路測試排程問題研究

許銘軒

doi:10.6840/cycu201600695

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功率消耗与测试垫限制下之三维积体电路测试排程问题研究

3D IC Test Scheduling under Power and Test Pads Constraints

许铭轩 , 硕士　　导师：黄世旭　　

繁体中文 DOI： 10.6840/cycu201600695

三维积体电路；测试排程；测试垫； TAM Bus分配。； Three-dimensional (3D) integrated circuit (IC) ； test Scheduling ； test pads ； test time ； test access mechanism (TAM) bus assignment.

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摘要 │ 参考文献 (32) │ 国际计量

摘要〈TOP〉

并列摘要〈TOP〉

As the system-on-chip (SoC) design complexity continue to increase, three-dimensional integrated circuit (3D IC) design has become an industry trend. However, the testing of a 3D IC is more difficult than the testing of a 2D IC. As the same as a 2D IC, the core of a 3D IC must use the TAM Bus to connect with the automatic test equipment (ATE). But in for a 3D IC, its testing includes two parts: pre-bond testing and post-bond testing. The decision on the assignment of test access mechanism (TAM) Bus and the number of test pads of each layer becomes more complicated. Thus, our objective is to minimize the total test time of the 3D IC under the constraints on power consumption and the constraints on the number of test pad.
In this thesis, we propose an integer linear programming (ILP) approach to perform the 3D IC test scheduling under test pads and peak power constraints. Different from previous works, our approach can minimize both test application time and the number of required test pads. Experimental results show that our approach achieves better results than previous works.

参考文献 ( 32 ) 〈TOP〉

[1] Millican, Spencer K., and Kewal K. Saluja. "A test partitioning technique for scheduling tests for thermally constrained 3D integrated circuits." 2014 27th International Conference on VLSI Design and 2014 13th International Conference on Embedded Systems. IEEE, 2014.
连结：
[2] K. Shen, D. Xiang and Z. Jiang, “Dual-Speed TAM Optimization of 3D SoCs for Mid-bond and Post-bond Testing”, Proc. of IEEE ATS, pp. 7-12, 2014.
连结：
[3] L. Jiang, et al., “Integrated Test-Architecture Optimization and Thermal-Aware Test Scheduling for 3D SoCs under Pre-Bond Test-Pin-Count Constraint”, IEEE Trans. on VLSI Systems, vol. 20, no. 9, 2012.
连结：
[4] L. Jiang, H. Lin and X. Qiang, “Test Architecture Design and Optimization for Three-Dimensional SoCs”, Proc. of IEEE DATE, pp. 220-225, 2009.
连结：
[5] S.K. Millican and Kewal K. Saluja, “Linear Programming Formulations for Thermal-Aware Test Scheduling of 3D-Stacked Integrated Circuits”, Prof. of IEEE ATS, pp. 37-42, 2012.
连结：

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